Abstract
Die Energieeffizienz von Rechenzentren gewinnt immer mehr an Bedeutung. Gleiches gilt angesichts zunehmend stagnierender Leistungssteigerungen bei Prozessoren für die Heterogenität in Rechnersystemen. FPGAs erscheinen hier vielversprechend: Sie bieten die Möglichkeit, leistungsstarke und energieeffiziente problemspezifische Rechenbeschleuniger zu entwerfen. High-Level-Synthese-Werkzeuge sollen die Entwicklung solcher Designs jenseits des Register Transfer Levels ermöglichen.
Dennoch haben FPGAs kaum breiten Einzug in die Compute-Landschaft oder gar das Hochleistungsrechnen gehalten. Sind also die Versprechungen der Toolchains nicht realistisch? Ist der Ansatz Hardwarebeschleuniger für Anwendungen de-facto von Scratch zu entwickeln überhaupt sinnvoll? Wie ist es um die Mitwirkung und Unterstützung durch die Hersteller bestellt? Brauchen wir andere Architekturen für Beschleuniger, (noch mehr) neue Sprachen oder fehlt es an Basis-Bibliotheken und besseren Entwicklungswerkzeugen? Welche Rolle spielt Open-Source in diesem Umfeld, um den Einsatz von FPGAs zu ermöglichen?
Im Rahmen des Workshops laden wir die deutsche FPGA-Community aus Forschung, Wissenschaft und Industrie ein, sich über diese Fragen und den aktuellen Stand zur Nutzung von FPGAs auszutauschen. Gleichzeitig sollen mögliche künftige Wege sowie Hindernisse für eine bessere Nutzbarkeit offen und kritisch diskutiert und ggf. neue Forschungsansätze adressiert werden. Ziel des Workshops ist es, die diskutierten Perspektiven als gemeinsames Ergebnispapier festzuhalten und zu publizieren.
Ort
Zuse-Institut Berlin
Raum: Seminarraum, Raum 2006 (EG Rundbau)
Agenda
Sprache des Workshops ist Deutsch. Folien können auf Englisch formuliert sein.
- 9:00 Uhr: Begrüßung mit kurzer Vorstellungsrunde (Steffen Christgau, Thomas Steinke, ZIB)
- 9:15 Uhr: Kick-Off-Vorträge
- Drei Jahre, Zwei Projekte, Ein Problem (!?) – Erfahrungen mit HLS (Steffen Christgau, ZIB)
- Harte Fakten – FPGAs aus der Architekturperspektive (Benno Stabernack, Fraunhofer Heinrich-Hertz-Institut)
- 10:00 Uhr: Kaffeepause
- 10:20 Uhr: Eingeladene Vorträge (20 Min. Vortrag + 5 Min. Q&A)
- 10:20: Auf der FPGA-Achterbahn: Zehn Jahre im produktiven HPC-Betrieb (Christian Plessl, Universität Paderborn, PC2)
- 10:45: From Code to Accelerating AI: HLS and FPGA Overlays (Diana Göhringer, TU Dresden)
- 11:10: TaPaSCo: Open-Source FPGA Tooling - Made in Germany (Torben Kalkhof (TU Darmstadt)
- 11:35: The ease of using FPGAs: Overlay architectures and rapid prototyping frameworks (Daniele Passaretti, OvGU Magdeburg)
- 12:00 Uhr: Mittagspause
- 13:00 Uhr: Fortsetzung eingeladene Vorträge
- 13:00: The HERA Methodoly: Coarse Grained Reconfigurable Logic for General Purpose Computing (Philipp Holzinger, FAU Erlangen-Nürnberg)
- 13:25: FPGAs and Picojoules: A Tale of Love and Hate (Hendrik Borras, Universität Heidelberg)
- 13:50 Uhr: Diskussion: "Quo Vadis?"
- ca 16:00 Uhr Ende des Workshops
Stand: 26. Februar
Organisatoren
Der Workshop wird vom Zuse-Institut Berlin/NHR@ZIB, dem Fraunhofer Heinrich-Hertz-Institut und der Universität Potsdam organisiert.
- Steffen Christgau (Zuse-Institut Berlin/NHR@ZIB)
- Thomas Steinke (Zuse-Institut Berlin/NHR@ZIB)
- Benno Stabernack (Fraunhofer Heinrich-Hertz-Institut)
- Bettina Schnor (Universität Potsdam)
Fragen zur Organisation bitte an: @email
Hotels
Direkt im Umfeld des ZIB befindet sich das Seminaris Campus-Hotel. Hotels entlang der S1 und U3 bieten sich ebenfalls an.
Registrierung
Eine Anmeldung ist erforderlich (siehe unten). Anmeldeschluss ist der 27. Februar.
Die Registrierungsgebühr beträgt 50 Euro.
